Tandem-L bei IPE - Übersicht der digitalen Empfangs- und Verarbeitungseinheit (DRP-U)

by Torben Mehner

Tuesday Jan 19, 2021, 11:00 AM → 11:45 AM Europe/Berlin

Achtung: Verschoben auf den 19ten Januar.

Projektvorstellung von Torben Mehner zum Thema Tandem-L bei IPE - Übersicht der digitalen Empfangs- und Verarbeitungseinheit (DRP-U)

 

Das DLR entwickelt ein Konzept für zwei Satelliten (Tandem-L), die in Zukunft die Erdoberfläche scannen. Zuvor entsteht jedoch ein Boden-Demonstrator (BoDem), wovon die Datenerfassung am KIT entwickelt wird. Die Digitle Empfangs und Verarbeitungseinheit (DRP-U) besteht aus zwei identischen Modulen für die Analog-Digital-Wandlung und einem Speichermodul, welche alle durch einen FPGA gesteuert werden. Die Hardwareprogrammierung der FPGAs übernimmt das ITIV, während die Hardware am IPE entwickelt wird.

Aufgrund der Arbeitsweise der Satelliten als SAR, muss die Phasenverschiebung zwischen den einzelnen ADC-Kanälen unter 190 ns liegen. Diese Anforderung wird durch einen Clock-Baum erfüllt, der sämtliche deterministische Verzögerungen durch eine symmetrische Baumstruktur mit einer gemeinsamen Taktquelle ausgleicht. Die gemeinsame Quelle wird an beide ADC-Boards weitergereicht, wo die Frequenz durch eine Doppel-PLL stabilisiert und an jeweils zwei Fanout-Buffer weitergeleitet wird. Diese auf kleine Phasenverschiebung optimierte Fanout-Buffer verteilen Signal an die Analog-Digital-Wandler. So wird eine Phasenverschiebung von < 60 fs zwischen den Kanälen erreicht.

Vortragssprache: Deutsch

Attention: Postponed to the 19th.

Project presentation by Torben Mehner on the subject of Tandem-L at IPE - Overview of the digital receiving and processing unit (DRP-U)

The DLR is developing a concept for two satellites (Tandem-L), that are soon to be scanning the earth's surface. Before that, a earth-based demonstrator (BoDem) is being developed, where the KIT is developing the data acquisition. The digital receiver and processing unit consists of two identical modules for analog-digital-conversion and a storage module. These are all controlled by FPGAs. The hardware design for the FPGAs is developed at ITIV, while the hardware itself is developed at IPE.

Due to the satellites using the SAR-principle, the phase skew between separate ADC-channels must be below 190 ns. This requirement is met by designing a clock-tree, that is removing any clock-skew by providing equal paths from a single clock source to each ADC-channel. The common source is passed to both ADC-modules, where a dual PLL is stabilizing the frequency and passing the signal to two fanout-buffers per ADC-module. Just as the PLL, these fanout-buffers are optimized for a low phase skew at the outputs and distribute the signal to the analog-digital-converters. The final skew is determined to be below 60 fs.

Lecture language: German